FESTO電磁閥JMFH-5-1/2-S 220V工作原理

FESTO電磁閥JMFH-5-1/2-S 220V工作原理主CPU插件主要需要完成模擬量的采樣、計算，保護邏輯的判斷，開入的讀取、出口控制，各種記錄保存等功能。在滿足這些功能的前提條件是穩定可靠的系統設計，為了應對難以預測的各種突發狀況，系統要具有冗余性。

主處理器P2020的雙核并行處理可以滿足這些需求，CPU的兩個內核獨立運行，又相互監視，起到雙重閉鎖的功能，保證系統的可靠性。

在功能劃分上，core0負責邏輯運算與記錄保存，core1負責與外部通訊、傳輸數據與開關量接口工作，包括FPGA、千兆以太網、串行接口等。

P2020是一款高性能帶有雙精度浮點計算能力的處理器，特別適合保護邏輯計算；豐富的外設接口可以與多種設備高速連接，可以滿足大容量數據吞吐。

除了處理器自帶的cache和sram，板上還為CPU外擴了1GB DDR2和128MB NORFLASH，這些大容量內存保證了有足夠的數據空間和代碼空間提供給智能微網保護；另外還預留有NAND FLASH與SPI FLASH的擴展位置，便于保存錄波數據與整定定值。

在本系統中P2020用到的高速接口有3路千兆以太網口和1路PCI-E接口，其中PCI-E接口用于與FPGA自帶的PCI-E接口相連，最高速度2.5Gb/s，可以滿足數字化站下的數據流量需求。

為了提高板間數據交換速率，同時兼顧適應性和兼容性，使用到了MLVDS通訊技術。MLVDS總線是專門應用于背板或多點電纜的LVDS技術的一個新系列，繼承了LVDS低壓差分的信號特性，通過更改輸出幅度和輸出數據的壓擺率，減小了電磁干擾帶來的問題。

2片MLVDS芯片多達16路通道，其中每一路MLVDS都可以達到125Mb/s，組成的數據總線最大支持2Gb/s的數據流量。每路通道都可以獨立控制收發方向，根據邏輯劃分可定義為控制總線、數據總線、校時總線等不同功能。

FPGA使用自身的時鐘驅動并提供給MLVDS芯片，在內部將數據總線與異步FIFO相連接，數據寬度與傳輸速度都可以根據需求更改定義。